CoPoS 先进封装：AI 芯片从晶圆走向面板

近日，在 WAIC 2026 期间，国内 AI 芯片企业燧原科技与上海先封科技联合发布了国内首款面向 AI 算力芯片的玻璃基板 CoPoS 先进封装样品，将国产自研高端 AI 芯片与国产化 CoPoS 技术深度融合。与此同时，台积电在法说会上首次完整勾勒出 CoPoS 从试产到量产的时间表：2027 年下半年启动 510×515mm 规格面板的客户联合验证，2028 年下半年进入量产。这意味着，仅一字之差的 CoPoS 与 CoWoS，背后是半导体封装产业的一次结构性跃迁。

CoWoS 很好，但已触及天花板

CoWoS 是当前 2.5D 先进封装的标杆，它将 GPU/CPU 裸片与 HBM 高带宽存储通过硅中介层高密度互联，统一封装在超大尺寸基板上，是英伟达、AMD、博通等 AI 芯片厂商争夺的核心产能。但随着 AI 模型 Token 调用量从 2026 年 1 月的 6.4 万亿激增至 7 月的 46.7 万亿，芯片面积不断增大，CoWoS 的三大痛点日益凸显：

成本高企：硅中介层占整体封装成本一半以上；
尺寸受限：受 12 英寸圆形晶圆尺寸制约，能承载的芯片面积有上限，材料利用率不足 70%；
翘曲风险：硅与有机基板热膨胀系数严重不匹配，大尺寸下极易翘曲，影响良率。

CoPoS：用方形面板取代圆形晶圆

CoPoS（Chip-on-Panel-on-Substrate）的核心思路，是把 CoWoS 中的圆形硅中介层替换为方形面板（Panel）。这一变化带来四项关键提升：

面积利用率飞跃：12 英寸晶圆有效利用率约 70%，方形面板可达 95% 以上；510×515mm 面板有效面积约为 12 英寸晶圆的 4.5 倍，单位面积成本可降低 20%–30%。
尺寸天花板抬升：可支持超过 9.5 倍光罩面积的封装，为多颗 HBM 堆叠与 Chiplet 集成预留空间。
产能瓶颈突破：面板级封装可复用或改造显示面板行业既有产线，为产能快速扩张提供新路径。
玻璃基板天然优势：玻璃翘曲性低、尺寸稳定性好、电气绝缘优异，互连密度有望达到有机基板的 10 倍，更适合高频高速场景。

换句话说，CoWoS 好比在圆形披萨上切方形片，边角浪费大；CoPoS 则直接在方形烤盘上铺满，几乎没有浪费。

竞速格局：台积电领跑、国内厂商抢跑

台积电：审慎而系统的领跑者

台积电已搭建 CoPoS 试点试验线，涵盖 310×310mm、515×515mm、750×620mm 多规格面板。董事长魏哲家在法说会上表示，CoWoS 仍是主流，CoPoS 作为降低成本与面向更大尺寸的替代方案，与基板供应商协同推进。嘉义 AP7 厂区规划为核心量产基地，计划 2026 年 6 月完成、2028 年底至 2029 年实现大规模产能释放；美国亚利桑那厂区同步配套 CoPoS 产线，规划在 2029–2030 年引入。产能方面，台湾厂区预计 2028 年小规模量产，月产不低于 500 Panel；2029 年末月产能提升至 1.2 万 Panel；2030 年同比增长 241%，达到 3 万 Panel；2031 年增至 5.3 万 Panel。集成玻璃核心基板的完整 CoPoS 工艺量产时点定在 2030 年之后。

供应链方面，采钰龙潭厂区已搭建试验产线，嘉义 AP7 规划增设第二条；佳能、DISCO、应用材料、泛林集团等设备厂商已进入验证阶段。英伟达下一代 Feynman 系列 GPU 已纳入 CoPoS 适配规划，初代产品预计 2028 年搭载 3D 堆叠与 SiC 载板散热方案，2029 年推出的 Feynman Ultra 有望全面落地 CoPoS；AMD、博通、谷歌 HPC 芯片同步开展前期技术对接。

国内厂商：燧原与先封率先抢跑

燧原与先封此次发布的样品，以玻璃基板为核心载体，综合应用物理气相沉积（PVD）多层金属互连、面板级光刻图案化、精密电镀增层、化学蚀刻金属牺牲层、面板级 RDL 设计等工艺，并开发了翘曲控制低应力塑封工艺。业内评价指出，该样品在信号完整性、功耗控制等关键指标上已达到国际先进水平。先封方面声称，其 CoPoS 方案比台积电公布的同路线量产时间表提前了至少两个季度，标志着国产先进封装正从「有无」问题进入「快慢」角力阶段。

演进路线与现实挑战

三个技术演进层次

据奕成科技梳理，CoPoS 技术沿三个层次演进：

阶段一：用大尺寸方形临时载板替代 12 英寸圆形晶圆，解决成本、产能与大尺寸集成问题，单次制程产能可提升至 4–6 倍；
阶段二：引入玻璃芯基板置于 ABF 增层之间，逐步替代有机基板，配合玻璃通孔（TGV）技术，解决大面积翘曲与高频信号损耗；
阶段三：演进至玻璃中介层（Glass Interposer）方案，TGV 成为核心使能要素，承担复杂 3D/2.5D 异构集成任务。

量产前的关键挑战

翘曲控制：510mm×515mm 至 750×620mm 大面板上多层 RDL 与 HBM 堆叠带来的热应力会引发形变，影响光刻对位精度；摩根士丹利指出，若 2027 年面板良率无法突破 85%，量产时间表可能推迟；
信号完整性：面板级 RDL 走线更长、边缘效应更显著，尾部延迟（Tail Latency）问题需要实测验证；
均匀性控制：如何将纳米级精度控制复刻到分米级超大尺寸基板上，是面板级封装的核心工艺难题。

综合来看，CoPoS 已并非遥远未来，而是处于从实验室走向产线的关键阶段。2026–2027 年是设备验证与工艺磨合的窗口期，2028–2029 年有望迎来首批商业化产品出货。CoPoS 的出现正在重塑先进封装的竞争逻辑：从晶圆级走向面板级，从单一工艺走向系统生态，从成本优化走向架构重构。