imec 发布 0.3nm 芯片路线图：摩尔定律转向垂直集成

国际研发机构 imec 近日更新了半导体工艺技术路线图，将逻辑制程的演进目标延伸至 2038 年的 A3 节点，对应 3 埃（0.3nm）级别制造技术。路线图显示，传统晶体管微缩正在放缓，未来的密度提升将更多依赖 CFET 垂直堆叠、背面供电与 3D 异构集成等新路径，AI 算力需求被视为推动这一转型的核心驱动力之一。

GAA 晶体管预计还有约七年寿命

imec 认为，业界目前已处于 2nm 级（N2）时代，接触多晶硅间距（CPP）约 48nm、单元高度约 132nm，采用 6 条金属走线。下一代 A14 制程预计于 2028 年问世，台积电计划在 2028 年底实现 A14 量产，量产爬坡将落在 2029 年；英特尔的 14A 也遵循相同节奏。A14 节点的 CPP 将缩小至 45nm，单元高度降至 115nm，金属走线减至 5.5 条。

imec 预计在 2030 至 2031 年出现 A10 级（1nm 级）工艺，CPP 进一步降至 42nm，单元高度降至 98nm，但金属轨道数仍维持在 5.5 条。基于环栅（GAA）晶体管的节点可以采用传统的正面供电或背面供电网络（BSPDN），imec 和台积电都认为 BSPDN 不会立刻成为所有应用的强制要求。imec 还预计 A14 将引入高数值孔径 EUV 工具，这与英特尔的计划一致，但与台积电路线图存在分歧。

CFET 预计 2030 年代初进入量产

路线图在 2033 年推出的 A7 节点出现明显变化：CPP 维持在 42nm，但单元高度降至约 80nm，标准单元架构升级为 4.5 轨道。更重要的是，CFET 成为该节点量产的主要候选方案。与传统纳米片将 n 型和 p 型晶体管并排布置不同，CFET 将两者垂直堆叠，为尺寸缩减引入了第三个维度。imec 认为，传统纳米片架构将在 2030 年代初接近实际尺寸缩放的极限，并预计 BSPDN 将成为 CFET 的必备组件。

在 A7 之后，A5 节点（预计 2035–2036 年）通过四通道库将单元高度降至约 64nm，CPP 仍为 42nm。到 2038 年的 A3 节点，CPP 将进一步降至 39nm，单元高度降至 50nm，imec 设想采用顺序 CFET 工艺，并最终实现键合 CFET 结构。要实现这一目标，芯片制造商可能需要使用超高数值孔径（Hyper-NA）的 EUV 光刻扫描仪。

重新定义摩尔定律

路线图最值得关注的一点，是它对摩尔定律的重新诠释。imec 的数据显示，从 A10 到 A5，CPP 始终停留在 42nm，传统横向微缩已经后劲不足，未来的密度提升必须依靠垂直集成。在新范式下，晶体管密度仍可继续增长，但来源不再是单个晶体管尺寸的快速缩小，而是晶体管架构演进、3D 集成与背面供电等手段的叠加。

标准单元高度 × CPP 作为逻辑密度的常用指标，将比单纯的栅极间距更具参考意义。从 N2 的 6 轨单元到 A3 的 3 轨单元，逻辑单元面积仍在持续缩减，设计者仍能从新节点中获得密度收益，摩尔定律因此被认为依然有效。

异构大规模集成与跨技术协同优化

面对晶体管微缩放缓与 AI 算力需求激增的双重趋势，imec 提出行业正在进入"异构大规模集成（HLSI）"时代，逐步从依赖晶体管演进和密度提升的传统超大规模集成电路（VLSI）模式，转向将多种技术集成到单一计算平台的新模式。未来的系统将依赖于逻辑、存储、供电电路和光 I/O 的异构集成，并采用先进的 3D 与 2.5D 封装技术。

imec 同步推出了跨技术协同优化（XTCO）框架，将逻辑、内存、互连、供电、散热和封装纳入统一评估维度，关注计算密度、能效、散热性能和内存性能等系统级指标。不过，逻辑工艺来自代工厂、内存来自 DRAM 厂商、散热依赖第三方公司，这一框架能否落地仍需观察。

供电与散热成为关键瓶颈

随着单芯片功耗攀升至千瓦级，供电和散热的重要性凸显。imec 预计，未来 AI 加速器和 CPU 将组合使用 BSPDN、集成电压调节器（IVR）、嵌入式电容器和先进功率半导体，更多电源转换环节将从机架和主板迁移到封装内部。3D 堆叠与 CFET 会进一步加剧热密度上升和局部热点问题，imec 认为需要先进散热技术、更精细的温度传感器与系统级热优化组合应对。

imec 研发副总裁 Julien Ryckaert 总结道，未来扩展能力不仅取决于制造更小的晶体管，还取决于能否更高效地供电和散热。整体来看，路线图传递的信号十分明确：在 GAA 走向极限、CFET 接棒的过渡期内，摩尔定律将以"垂直化"与"异构化"的新形式继续向前演进。