华为更新韬定律论文，详细解读 Kirin 2026 逻辑折叠方案

华为近日更新了「韬定律」（Tao's Law）论文的 V2 版本《A time scaling theory for multi-layer electronic systems》，详细阐述其在后摩尔定律时代通过「时间缩放」提升芯片性能的工程方法论，并首次公开了即将量产的 Kirin 2026 芯片作为这一理论的验证案例。

「韬定律」的核心思路是：当晶体管几何微缩逐渐逼近物理极限时，不再单独追求缩小器件尺寸，而是从晶体管、电路、芯片、系统四个层级同步压缩信号传输与处理的时间常数 τ，以实现整体性能跃升。华为将这一方法称为「时间微缩」，视为对传统几何微缩路径的替代或补充。该论文也可视为华为在先进 EUV 与高端 DUV 光刻机受限背景下，寻求非几何缩放路径的系统性回应。

Kirin 2026：首款量产验证芯片

2026 年度旗舰手机将搭载的 Kirin 2026，是第一款基于「韬定律」设计的量产级移动 SoC。华为在论文中以 Kirin 9030 Pro 为基线对标，在采用相同制造工艺的前提下，通过「逻辑折叠」实现关键指标跃升：

• 晶体管密度：从基线的 155 MTr/mm² 提升至华为口径下的 238 MTr/mm²，约相当于传统几何微缩 3 代工艺的积累。
• 按行业标准口径折算：Kirin 2026 密度约为 175.39 MTr/mm²，小幅超出台积电 5nm 平面工艺的标准逻辑密度上限（138.2–171.3 MTr/mm²）。
• 功耗：在同等性能下，实测功耗仅为基线的 59%，功率密度降至 94.4%。
• 供电电压下调 0.2V。

值得注意的是，论文中密度计算公式与行业惯例存在差异：华为将填充、隔离等辅助器件计入统计，而行业标准通常仅统计有效功能逻辑晶体管。换算后，华为口径数据比行业标准多出约 35.7%，理解上述数字时需留意这一口径区别。

逻辑折叠：不换制程也能加密度

「逻辑折叠」是「韬定律」在芯片层落地的具体设计方法。它将原本平铺在同一层硅片上的寄存器、运算电路等拆分到两层堆叠晶圆，通过垂直短通道代替横跨芯片的长走线，缩短信号传输距离、降低时延。

如果用建筑类比，传统芯片是「单层平房」，所有元件平铺在同一层，模块间距离远、走线长；逻辑折叠则是「双层复式」，电路拆分布局在上下两层，依靠混合键合工艺贴合，长走线被替换为上下层之间的垂直通道。这种方法与 HBM 多层 DRAM 堆叠不同——后者堆叠的是同类存储器件，逻辑折叠则跨不同功能单元。

华为同时强调，Kirin 2026 采用的是相对保守的折叠策略，意味着密度提升仍有空间。按照论文预测，未来 10 年逻辑折叠将从局部路径演进为全规模多层折叠，2035 年前晶体管密度有望攀升至 400 MTr/mm²（行业口径 294.8 MTr/mm²）以上，并为麒麟芯片突破 4GHz CPU 频率铺路。

从移动 SoC 走向 AI 数据中心

论文还将「韬定律」向 AI 数据中心机架扩展。华为指出，大型 AI 集群中超过 80% 的能耗来自数据传输，超过 70% 的系统成本分配给数据存储——因此减少数据在芯片间、机架间、封装内传输时间，与减少计算本身同样重要。

在 AI 数据中心层面，「韬定律」通过三层技术协调落地：统一总线（Unified Bus）、近封装光学引擎（Hi-ONE）、以及封装层面的拓扑重组（3D Folding）。这些技术主要压缩的是 τ_chip 与 τ_system 层级的时间常数。按照华为路线图，2030 年前 AI 加速器主要依赖 chiplet、2.5D/3D 堆叠等成熟技术组合，2030 年之后的昇腾 990 将开始引入逻辑折叠，预计到 2035 年硬件集成度增长将超过 100 倍。

本质是 STCO，挑战是生态共识

一位资深研究员指出，「韬定律」的本质即系统-工艺协同优化（STCO），它是设计-工艺协同优化（DTCO）在多芯片、多封装尺度上的延伸。过去十余年台积电已在 DTCO 层面探索（如 7nm 节点对标准单元的重新设计），而 STCO 需要把器件、电路、架构、系统团队纳入统一目标——在「韬定律」中，这个统一目标就是「缩短 τ」。

论文也坦率承认了开放挑战：原生 EDA 工具链的适配、不同批次晶圆键合带来的工艺变异、缺乏第三方独立测试等。华为在结尾写道，本文「既是一份来自一线的报告，也是一份邀请」——试图邀请学术界、产业界、工具链厂商共同完善这套叙事。

《芯片简史》作者汪波认为，「韬定律」最大的挑战在于信心——如何让 AI 厂商愿意适配新的芯片设计思路，让上下游凝聚共识。「这似乎比当初鸿蒙系统的切换更有挑战，但又很值得去做。」