华为更新韬定律论文V2：首次公开逻辑折叠工艺参数与四代麒麟路线图

7月3日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了韬（τ）定律论文的V2版本，距离5月25日首次发表V1版本仅过去39天。韬定律提出以「时间缩微」替代「几何缩微」作为半导体演进的指导原则，即通过逻辑折叠（将芯片电路从单层平面设计改为纵向多层堆叠）等技术，压缩信号在芯片各层级中的传播时间来提升性能，而非单纯依靠晶体管尺寸缩小。华为在过去六年中基于这一路径设计并量产了381款芯片，覆盖手机、AI、汽车、工业等领域。

V2版本在V1理论框架的基础上，补充了三类内容：麒麟2026芯片与上一代产品在等性能条件下的实测功耗和电压数据、逻辑折叠的关键工艺参数，以及未来四代麒麟处理器和昇腾AI芯片的具体性能目标。芯片说ICTIME首席分析师林美炳表示，韬定律是对当前半导体技术演进的重新阐释，即便没有外部制裁限制，华为也会走这个方向，是「被更快逼出来的新思路」。

麒麟2026实测数据首次公开

V2版本首次公开了麒麟2026与上一代麒麟9030 Pro在等性能条件下的实测对比。两颗芯片采用同一制程节点，9030 Pro使用传统平面架构，麒麟2026使用逻辑折叠架构。在25摄氏度环境下：

工作电压由9030 Pro的1.1伏降至0.9伏
功耗下降41%
芯片面积缩小37.5%
功率密度下降5.6%

这些差异完全来自架构改变，并未使用新的光刻工艺。何庭波表示，麒麟2026是第一个完整的「韬芯片」，相比2025年提升是「跳跃性」的。当前方案的混合键合间距为1.5微米，折叠仅应用于部分关键路径，尚未覆盖整颗芯片，意味着实测数据可能还未反映逻辑折叠的全部潜力。

逻辑折叠工艺参数：齿比、键合间距与套刻精度

V2版本新增了对逻辑折叠工艺条件的详细论证，V1版本对此只有一句话带过。其中关键参数为齿比（Gear Ratio），即混合键合连接间距与芯片顶层金属线路间距的比值。何庭波提出：

齿比降至3以下时，设计可在更小电路单元层级做跨层优化
齿比接近1时，两片晶圆之间的连接密度与芯片内部线路密度基本持平，上下两层对设计师来说就像同一片晶圆上的两个金属层一样，逻辑折叠架构优势才能充分发挥
当前键合间距1.5微米，目标为降至1微米以下，套刻精度控制在0.5微米以内

技术路线方面，华为选择晶圆对晶圆混合键合而非顺序三维集成，主要原因是顺序三维集成的下层器件在高温环节易出现性能退化，目前仍面临量产瓶颈。

麒麟四代路线图与昇腾AI芯片规划

何庭波首次披露多代麒麟芯片研发状态：麒麟2026和麒麟2027已完成流片，麒麟2028和麒麟2029处于流片前，四代产品全部采用逻辑折叠架构。过去三年麒麟系列主频累计提升不到6%（从2023年Kirin 9000S的2.6 GHz到2025年Kirin 9030 Pro的2.75 GHz），转向逻辑折叠后麒麟2026主频直接升至3.1 GHz，单代涨幅超过12%。

V2路线图延伸至2031年：

2030年：晶体管密度目标292 MTr/mm²（每平方毫米2.92亿颗），主频4.3 GHz
2031年：密度突破400 MTr/mm²（达到1.4纳米制程同等水平），主频5 GHz

昇腾AI芯片预计2030年前后引入逻辑折叠，论文预计到2035年AI硬件集成度较2026年提升100倍以上。

AI系统级三技术：Unified Bus、Hi-ONE与3D Folding

V2版本首次从系统层面说明了三项技术的配合方式：

Unified Bus（统一总线）：用单一协议替代PCIe、NVLink、以太网等协议之间的反复转换，将跨节点通信延迟从数十微秒压缩到约100纳秒，达到此延迟水平的集群被称为「System-as-One-Chip」
Hi-ONE（近封装光互连引擎）：用光信号替代铜线，单模块带宽8 Tb/s，传输距离从不到1米扩展到100米
3D Folding：将内存带宽、互连和供电从芯片边缘搬到表面，使其按面积增长，解决2.5D封装中边缘资源跟不上中心计算需求的结构性矛盾

封装、散热与EDA仍是核心挑战

逻辑折叠3D封装目前主要由国内封装企业完成，采用铜对铜直接键合工艺。多堆叠一层晶圆，设备与材料用量接近翻倍。散热方面，华为在封装上下两层覆盖CVD金刚石散热层并设置微米级液冷通道，可支撑每平方厘米约300瓦的功率密度，约为传统被动散热方案的三倍。华南一家大型券商半导体分析师指出，台积电也在研发类似散热方案，预计2028到2029年量产，华为在该方向领先约2到3年；但台积电在CoWoS产能和产业生态上仍占全球先进封装市场超八成份额。

林美炳认为，国内从代工、封装、材料到测试的产业链均已跟进，实际进度可能提前1到2年。当前最大瓶颈是EDA（电子设计自动化）——逻辑折叠要求设计工具把多层堆叠晶圆当作整体处理、在最小电路单元层级做跨层分配，国产EDA与海外差距约在5到10年。何庭波在论文中也把EDA列为首位未解决挑战，并表示华为已开发初步的内部工具，方法论细节将在后续公开。